布线问题回溯法，PCB设计技巧：少孔、少绕、少自动……

导读本文将探讨印刷电路板(PCB)设计新手和老手都适用的七个基本(而且关键的)技巧和策略，只要在设计过程中对这些技巧多加注意，就能为你与你的团队减少重新设计次数、缩短设计时间以及减轻整体设计结果诊断的任务；以下让我们一一看来。pcb 片段1、熟...

本文将探讨印刷电路板(PCB)设计新手和老手都适用的七个基本(而且关键的)技巧和策略，只要在设计过程中对这些技巧多加注意，就能为你与你的团队减少重新设计次数、缩短设计时间以及减轻整体设计结果诊断的任务；以下让我们一一看来。

pcb 片段

1、熟悉工厂制造流程

在这个无晶圆厂IC业者当道的时代，许多工程师其实不清楚根据他们的设计档案制造之PCB生产步骤与化学处理工艺；这并不令人惊讶。不过这种实作知识的缺乏，往往导致新手工程师做出不必要的较复杂设计决策。

设计真的需要那么复杂吗？难道不能用更大的网格来进行布线，从而降低电路板成本并提高可靠性？设计新手容易犯的其他错误，还有不必要的过小通孔尺寸以及盲孔(blind via)和埋孔(buried via)。那些先进的通孔结构是PCB设计师的利器，但其有效性高度情境化(effectiveness)，它们虽然是可用的工具，但并不表示一定要使用。

PCB设计专家Bert Simonovich的一篇博客文章就谈到了通孔尺寸比例的问题：“长宽比6:1的通孔，能确保你的电路板可以在任何地方生产。”对于大多数设计来说，只要稍加思考和规划，就可以避免那些高密度(HDI)特征并再次节省成本、提高设计的可制造性。

那些超小尺寸或单端(dead-ended)通孔进行镀铜所要求的物理学和流体力学能力，并不是所有PCB代工厂都擅长的。记住，只要有一个不良通孔就可以毁掉整片电路板；如果你的设计里有2万个通孔，那么你就有2万次失败的机会。不必要地使用HDI通孔，失败率立刻飙升。

Two Circuit Boards with light in the background

2、电路能简化设计任务

有时候只是设计一片简单电路板，画电路(schematic)似乎是在浪费时间；特别是如果你已经有过完成一、两个设计的经验。但对于初次设计PCB的人来说，画电路也会是个艰巨任务。跳过电路是新手和具备中等程度经验的设计工程师经常采取的一种战略，但请从一个可以做为参考的完整电路为起点来发展你的布线，有助于确保你的布线连结能全部完成；以下是其理由。

首先，电路是PCB电路的视觉呈现，能传达多个层次的信息；电路的子区域分好几页详细绘制，功能相对应的零组件能安排在邻近的位置，无论其最终实体布局为何。其次，由于电路符号会标示每个零组件的每一支接脚，很容易检查出未联机的接脚；换句话说，无论描述电路的正式规则是否被遵循，电路有助于你快速以视觉判定，确保电路的完整。

在设计PCB时如果有一个电路可做为基础模板，能简化布线任务。利用电路符号来完成链接，同时你就在不需要反复思索那些连结的前提下克服了走线挑战；最后你会因为抓到了在第一次修订时遗漏的走线连结而节省了设计重做。

3、使用自动布线器但勿依赖

大多数专业级PCB CAD工具都有自动布线器，不过除非你设计PCB很专业，自动布线器充其量只能被用来让设计初步过关；对PCB电路链接来说，自动布线器并非一次点击就能完成的解决方案，你仍然应该要知道如何以手工布线。

自动布线器是一种高度可配置的工具，为充分发挥它们的作用，每次任务都要对布线器参数进行仔细、考虑周全的设置，甚至对单片PCB上的各个模块都要个别考虑，总之就是没有任何恰当的基本通用默认值。

当你问一个经验丰富的设计工程师：“哪种自动布线器最好用？”他们会回答：“两边耳朵中间的的东西(眼睛)；”而且他们是认真的。布线这个过程如同算法一般更像是一种艺术，本身就是启发式(heuristic)的，因此很类似传统的回溯算法(backtracking algorithm)。

回溯算法很适合用来寻找解决方案，特别是迷宫或拼等路径选择受限的场合；但在一个开放、不受限制的场合，例如预先放置了零组件的PCB，回溯算法就无法发挥寻找优化解决方案的强项。除非自动布线器的约束条件经过工程师仔细微调，其布线成品还是需要人工检查回溯算法结果中的弱点。

走线尺寸是另一个问题点，自动布线器无法百分之百确定你打算在一条走在线通过多大的电流，所以也不能帮你确定要用多宽的走线；结果是大多数自动布线器产生的走线宽度不符规格。

当你考虑使用自动布线器时，先问问自己：“在我为板子设置好自动布线器约束条件、甚至为电路上的每条走线都设置了约束条件之后，还有多少时间让我用手工布线？”设计工程师老手会把大部份精力放在最初的零件布局上，几乎整个设计时间的一半都致力于从以下三个方面优化组件布局：

布线简化—尽量减少飞线(rat's nest，或译鼠线、鼠迹网)的交叉等等。

组件的近接—绕线越短越好。

信号时序(signal timing)考虑。

replacing the PCB in the electronic device

老前辈们经常使用混合方法来布线—用手工进行关键布线，固定它们的位置，然后以自动布线器处理非关键走线；设计中的自动布线区域有助于管理在布线算法中的“失控(runaway)状态”，这种方法有时能在手工布线的可掌控性与自动布线的速度之间取得良好折衷。

4、考虑电路板尺寸和电流

大多数从事电子设计的人都知道，就像沿着河道走的河流，流动的电子也可能会遇到咽喉点和瓶颈；这一点被直接应用在车用保险丝(automotive fuse)的设计中。透过控制走线的厚度和形状(U型弯曲、V型弯曲、S形等)，保险丝可以经过校准，在电流超载时熔断于咽喉点。

问题是，设计工程师偶尔会在他们的PCB设计中遭遇类似的电气咽喉点；举例来说：在用两个陡峭45度也可以的地方，使用90度弯角；当弯曲度大于90度时，采用之字形状。充 其量那些导线只会让讯号传播速度变慢；最糟糕的情况是它们会像汽车保险丝一样在电阻点熔断。

5、避开裂片风险

裂片(sliver)是一种制造上的失误，可透过适当的电路板设计获得最佳管理(如1)；为了理解裂片问题，我们需要复习一下化学蚀刻工艺。化学蚀刻是为了分解不需要的铜，但如果要蚀刻的部分特别长、薄、呈片状，那些形状有时候会在完全被分解之前整块剥离；这种裂片会飘浮在化学溶液中，有可能随机落在另一片电路板上。

1 在这个案例中，走线之间的窄屏蔽对电路基板来说是安全的。

同样有可能发生的风险是，裂片仍留在原来那片电路板上；如果裂片够窄，酸液池可能会腐蚀掉下方足够多的铜，使裂片部分剥离。于是裂片像旗子一样黏着电路板四处飘，最后还是免不了落到那片板子上导致其他走线短路。

那么该去哪里寻找潜在的裂片？又如何避免裂片产生呢？在进行PCB布线时，最好避免留下非常窄的铜线区域(如2)；这种区域通常是走线与焊垫间隙出现交叉、平面被填满的情况造成(3)。将铜线的最小宽度设置为大于制造商允许的最小值，你的设计应该就不会有这方面的问题。标准的最小蚀刻宽度是0.006英吋。

2 一个非常狭窄的裂片风险区域，例如中这个原始设计档内的案例，在制造时可能不受控制地剥离，导致短路和良率问题。

3 在这个案例中，化学蚀刻会改变狭窄裂片填充的形状/尺寸；裂片剥离时会产生意料不到的碎屑或漂浮物。

6、DRC

自动布线器的设置通常是针对设计功能，而设计规则检查器(Design Rule Checker，DRC)一般是用来撷取制造商的设计约束；虽然设置过程同样繁琐，跟自动布线器比起来要好得多。大多数设计团队最终都会建立一整套设计规则，目的是标准化裸板制作成本、最大化良率，并让组装、检查和测试尽可能一致。

除了有益于设计，这些设计规则——透过将设计维持在预定义的制造限制之内——也同样有助于在采购部门建立一致性；如果电路板制造的价格是一致的，通常采购就能减少需要维护的特定PCB制造协议数量。

为了解决所有这些问题，许多PCB设计工具都内建了DRC——有些工具把它们叫做是“约束管理器 (constraint managers)”——当你在时，DRC会以互动方式标记出设计违例；而一旦你针对选择的制造商设置好DRC规则，就要准备好认真对待错误。

DRC工具一般在设计上很保守，它们在报告可能的错误时也会犯错，而必须由你来判定；要筛选几百个“可能的”问题会很繁琐，但无论如何都得做。在这份问题清单中可能隐藏着你的第一次流片注定失败的原因。除此之外，如果你的设计触发大量的可能错误，代表你的走线方式需要改进。

拥有超过二十年丰富经验的Sunstone Circuits电路板设计工程师Dave Baker建议：“花点时间去了解并正确地设置布线工具提供的约束系统，并审阅所有层级的约束；约束工具可以是很强大且灵活的，但也会令人困惑和带来危险。错误的约束很容易导致有缺陷或无法制造的电路板，约束设置中的错误很可能限制DRC或使其无法作用。”

他举例指出:“可能发生的情形是，每次DRC都通过了，但电路板仍然无法制造或没有功能。我以前见过这种情形，本来设计团队因为电路板通过了DRC检查都很高兴，结果首批产品一放上测试台就冒烟；为了追踪故障原因，团队回到CAD工具的约束管理器；约束管理器没有设计意识，它会让你做任何事，无论事情多么糟糕。”

举例来说，Sunstone Circuits几乎每天都会收到我们很容易打造出来的电路板设计报价要求，除非是在一些关键领域，其设计容差和间隙被大幅压缩。这种情况使PCB代工厂(如Sunstone)不得不告知坏消息：因为容限超出我们的能力范围，我们无法制作电路板；或是我们能够制作电路板，但要加价而且有良率方面的风限。那类客户如果在设计时就考虑到特定制造商的能力，就会从中受益。

7、认识现有代工厂伙伴

在讨论过DRC设置之后，最后的这个PCB设计秘诀这个技巧几乎—但并不完全—是多余的；除了能帮助你正确地设置DRC规则，对你的电路板设计即将被送往生产的厂家有所了解，能获得一些额外的进厂前协助。

优良的代工厂会提供某些下单前的协助与建议，包括如何处理你的设计以减少设计反复、减少在测试台上除错时遇到的问题，还有提高电路板生产良率。美国卡内基美隆大学(Carnegie-Mellon University)的博士生Hugo在一篇部落文中针对了解制造商议题有以下评论：

“每家制造商都有自己的规格，如最小走线宽度、间距、层数等等；在开始设计之前，你应该考虑好自己的要求，然后找到一家能满足你的制造商。你的需求还包括PCB材料等 级，从FR-1(纸-酚醛树脂混合物)一直到FR-5(玻璃纤维和环氧树脂)；大多数PCB原型制造商使用FR-4，但FR-2也常用于大量消费性应用。材料种类会影响电路板的强度、耐用性、吸湿性和阻燃性(FR)。”

了解PCB工艺，以及你的制造商会采用哪种工艺和生产方法，有助于你做出更好的设计决策；去拜访一下你中意的制造服务供应商，亲自看看工艺，你可能会很惊讶。还有，在把设计送去生产之前，善用可制造性设计(DFM)工具。

总结

如果以上七个基本技巧你都掌握了，代表你已经走在实现快速、可靠、专业质量PCB的道路上。

明智地使用CAD工具提供的所有设计工具，包括自动布局和自动布线，但在自动布线器设置时一定有要耐心和周密，这样才能取得良好的自动布线结果。不要依赖自动布线器做布线以外的事情；如果有必要确保设计中的电流恰当，以手工调整走线尺寸。还有无论如何，一定要相信飞线。直到这些都完全做到了，你的电路设计才会成功。

FPGA基本开发设计流程，九个步骤搞定

FPGA的设计流程就是利用EDA开发软件和编程工具对FPGA芯片进行开发的过程。FPGA的开发流程一般如1-10所示，包括电路功能设计、设计输入、功能仿真、综合优化、综合后仿真、实现、布线后仿真、板级仿真以及芯片编程与调试等主要步骤。

1-10 FPGA开发的一般流程

1.电路功能设计

在系统设计之前，首先要进行的是方案论证、系统设计和FPGA芯片选择等准备工作。系统工程师根据任务要求，如系统的指标和复杂度，对工作速度和芯片本身的各种资源、成本等方面进行权衡，选择合理的设计方案和合适的器件类型。一般都采用自顶向下的设计方法，把系统分成若干个基本单元，然后再把每个基本单元划分为下一层次的基本单元，一直这样做下去，直到可以直接使用EDA元件库为止。

2.设计输入

设计输入是将所设计的系统或电路以开发软件要求的某种形式表示出来，并输入给EDA工具的过程。常用的方法为硬件描述语言(HDL)和原理输入方法等。原理输入方式是一种最直接的描述方式，在可编程芯片发展的早期应用比较广泛，它将所需的器件从元件库中调出来，画成原理。这种方法虽然直观且易于仿真，但效率很低，不易维护，不利于模块构造和重用。其更主要的缺点是可移植性差，当芯片升级后，所有的原理都需要做一定的改动。目前，在实际开发中应用最广的就是HDL语言输入法，利用文本描述设计，可以分为普通HDL和行为HDL。普通HDL有ABEL、CUR等，支持逻辑方程、真值表和状态机等表达方式，主要用于简单的小型设计。而在中大型工程中，主要使用行为HDL，其主流语言是Verilog HDL和VHDL。这两种语言都是美国电气与电子工程师协会(IEEE)的标准，其共同的突出特点是语言与芯片工艺无关，利于自顶向下设计，便于模块的划分与移植，可移植性好，具有很强的逻辑描述和仿真功能，而且输入效率很高。

3.功能仿真

功能仿真，也称为前仿真，是在编译之前对用户所设计的电路进行逻辑功能验证，此时的仿真没有延迟信息，仅对初步的功能进行检测。仿真前，要先利用波形器和HDL等建立波形文件和测试向量(即将所关心的输入信号组合成序列)，仿真结果将会生成报告文件并输出信号波形，从中便可以观察各个节点信号的变化。如果发现错误，则返回修改逻辑设计。常用的工具有Model Tech公司ModelSim、Sysnopsys公司的VCS和Cadence公司的NC-Verilog及NC-VHDL等软件。功能仿真虽然不是FPGA开发过程中的必需步骤，但却是系统设计中最关键的一步。

4.综合

所谓综合就是将较高级抽象层次的描述转化成较低层次的描述。综合优化根据目标与要求优化生成的逻辑连接，使层次设计平面化，以便用FPGA布局布线软件进行实现。就目前的层次来看，综合优化是指将设计输入编译成由与门、或门、非门、RAM、触发器等基本逻辑单元组成的逻辑连接网表，而并非真实的门级电路。真实具体的门级电路需要利用FPGA制造商的布局布线功能，根据综合后生成的标准门级结构网表来产生。为了能转换成标准的门级结构网表，HDL程序的编写必须符合特定综合器所要求的风格。由于门级结构、RTL级的HDL程序的综合是很成熟的技术，所有的综合器都可以支持这一级别的综合。常用的综合工具有Synplicity公司的Synplify/Synplify Pro软件以及各个FPGA厂家自己推出的综合开发工具。

5.综合后仿真

综合后仿真检查综合结果是否与原设计一致。在仿真时，把综合生成的标准延时文件反标注到综合仿真模型中，可估计门延时带来的影响。但这一步骤不能估计线延时，因此估计结果和布线后的实际情况还有一定的差距，并不十分准确。目前的综合工具较为成熟，一般的设计可以省略这一步，但如果在布局布线后发现电路结构和设计意不符，则需要回溯到综合后仿真来确认问题所在。在功能仿真中介绍的软件工具一般都支持综合后仿真。

6.实现与布局布线

实现是将综合生成的逻辑网表配置到具体的FPGA芯片上，布局布线是其中最重要的过程。布局是指将逻辑网表中的硬件原语和底层单元合理地配置到芯片内部的固有硬件结构上，这往往需要在速度最优和面积最优之间进行选择。布线是指根据布局的拓扑结构，利用芯片内部的各种连线资源，合理正确地连接各个元件。目前，FPGA的结构非常复杂，特别是在有时序约束条件时，需要利用时序驱动的引擎进行布局布线。布线结束后，软件工具会自动生成报告，提供有关设计中各部分资源的使用情况。由于只有FPGA芯片生产商对芯片结构最为了解，所以布局布线必须采用芯片开发商提供的工具。

7.时序仿真与验证

时序仿真，也称为后仿真，是指将布局布线的延时信息反标注到设计网表中来检测有无时序违规(即不满足时序约束条件或器件固有的时序规则，如建立时间、保持时间等)现象。时序仿真包含的延迟信息最全，也最精确，能较好地反映芯片的实际工作情况。由于不同芯片的内部延时不一样，不同的布局布线方案也给延时带来不同的影响。因此在布局布线后，通过对系统和各个模块进行时序仿真，分析其时序关系，估计系统性能，以及检查和消除竞争冒险是非常有必要的。在功能仿真中介绍的软件工具一般都支持综合后仿真。

8.板级仿真与验证

板级仿真主要应用于高速电路设计中，对高速系统的信号完整性、电磁干扰等特征进行分析，一般都用第三方工具进行仿真和验证。

9.芯片编程与调试

设计的最后一步就是芯片编程与调试。芯片编程是指产生使用的数据文件(位数据流文件，Bitstream Generation)，然后将编程数据到FPGA芯片中。其中，芯片编程需要满足一定的条件，如编程电压、编程时序和编程算法等方面。逻辑分析仪(Logic Analyzer，LA)是FPGA设计的主要调试工具，但需要引出大量的测试引脚，且其价格昂贵。目前，主流的FPGA芯片生产商都提供了内嵌的在线逻辑分析仪(如Xilinx ISE中的ChipScope、Altera QuartusII中的SignalTapII以及SignalProb)来解决上述矛盾，它们只需要占用芯片少量的逻辑资源，具有很高的实用价值。

了解FPGA的设计流程吗，看完这篇文章你就懂了

一般来说，完整的FPGA设计流程包括电路设计与输入、功能仿真、综合优化、综合后仿真、布局布线、布局布线后仿真、板级仿真与验证、加载配置与在线调试等主要步骤。

1.电路设计与输入

电路设计与输入是指通过某些规范的描述方式，将电路构思输入给EDA工具。常用的设计输入方法有硬件描述语言和原理设计输入方法等。原理设计输入法在早期应用比较广泛，它根据设计要求选用器件、绘制原理、完成输入过程。这种方法的优点是直观、便于理解、元器件库资源丰富。但是在大型设计中，该方法的可维护性较差，不利于模块构造与重用。

目前进行大型工程设计时，常用的设计方法是硬件描述语言设计输入法，其中影响最为广泛的HDL语言是VHDL和Verilog HDL。它们的共同特点是利于由顶向下设计，利于模块的划分与复用，可移植性好，通用性好，设计不因芯片的工艺与结构的不同而变化，更利于向ASIC的移植。波形输入和状态机输入方法是两种常用的辅助设计输入方法。使用波形输入法时，只要绘制出激励波形和输出波形，EDA软件就能自动地根据响应关系进行设计。使用状态机输入法时，设计者只需画出状态转移，EDA软件就能生成相应的HDL代码或者原理，使用十分方便。

2.功能仿真

电路设计完成后，要用专用的仿真工具对设计进行功能仿真，验证电路功能是否符合设计要求。功能仿真有时也被称为前仿真。

3.综合优化

综合优化是指将HDL语言、原理等设计输入翻译成由与门、或门、非门、RAM、触发器等基本逻辑单元组成的逻辑连接(网表)，并根据目标与要求(约束条件)优化所生成的逻辑连接，输出edf和edn等标准格式的网表文件，供FPGA厂家的布局布线器实现。

4.综合后仿真

综合完成后需要检查综合结果是否与原设计一致，做综合后仿真。在仿真时，把综合生成的标准延时文件反标注到综合仿真模型中，可估计门延时带来的影响。综合后仿真虽然比功能仿真更精确，但只能估计门延时，不能估计线延时，仿真结果与布线后的实际情况还有一定的差距，并不十分准确，这种仿真的主要目的是检查综合器的综合结果是否与设计输入一致。目前主流综合工具日益成熟，对于一般性设计，如果设计者确信自己表述明确，没有综合歧义发生，可以省略综合后仿真步骤。但是如果在布局布线后仿真发现有电路结构与设计意不符的现象，就需要回溯到综合后仿真以确认是否是由于综合歧义造成的问题。

5.布局布线

综合结果的本质是一些由与门、或门、非门、触发器和RAM等基本逻辑单元组成的逻辑网表，其与芯片实际的配置情况具有较大差距。此时应该使用FPGA厂商提供的软件工具，根据所选芯片的型号，将综合输出的逻辑网表适配到具体的FPGA器件上，这个过程就叫实现过程。因为只有器件开发商最了解器件的内部结构，所以实现步骤必须选用器件开发商提供的工具。在实现过程中最主要的过程是布局布线，所谓布局是指将逻辑网表中的硬件或底层单元合理地适配到FPGA内部的固有硬件结构上，布局的优劣对设计的最终实现结果影响很大。

所谓布线是指根据布局的拓扑结构，利用FPGA内部的各种连线资源，合理正确地连接各元件的过程。FPGA的结构相对复杂，为了获得更好的实现结果，特别是保证能够满足设计的时序条件，一般采用时序驱动的引擎进行布局布线。所以对于不同的设计输入，特别是不同的时序约束，获得的布局布线结果一般有较大差异。一般情况下，用户可以通过设置参数指定布局布线的优化准则，总之，优化目标主要有面积和速度两个方面要求。一般根据设计的主要矛盾，选择面积、速度或平衡两者的优化目标。如果当两者冲突时，一般先满足时序约束要求，此时选择速度或时序优化目标效果更好。

6.时序仿真与验证

将布局布线的时延信息反标注到设计网表中，所进行的仿真就叫时序仿真或布局布线后仿真，简称后仿真。布局布线之后生成的仿真时延文件包含的时延信息最全，不仅包含门延时，还包含实际布线延时，所以布线后仿真最准确，能较好地反映芯片的实际工作情况。一般来说，布线后仿真步骤必须进行，通过布局布线后仿真能检查设计时序与FPGA实际运行情况是否一致，确保设计的可靠性和稳定性。布局布线后仿真的主要目的在于发现时序是否违规，即是否满足时序约束条件或器件固有时序规则的情况。

7.板级仿真与验证

在有些高速设计中还需要使用第三方的板级验证工具进行仿真与验证。

8.加载配置与在线调试

设计开发的最后步骤是在线调试或将生成的配置文件写入芯片中进行测试。示波器和逻辑分析仪是逻辑设计的主要调试工具。传统的逻辑功能板级验证手段是用逻辑分析仪分析信号，设计时要求FPGA和PCB设计人员保留一定数量的FPGA引脚作为测试引脚，编写FPGA代码时需要观察的信号作为模块的输出信号，在综合实现时再把这些输出信号锁定到测试引脚上，然后将逻辑分析仪的探头连接到这些测试脚，设定触发条件，进行观测。逻辑分析仪的优点是专业、高速、触发逻辑可以相对复杂，缺点是价格昂贵、灵活性差。PCB布线后测试脚的数量有限，不能灵活增加，当测试脚不够用时影响测试，如果测试脚太多又影响PCB布局布线。

对于相对简单一些的设计，使用Quartus II内嵌的SignalTap II和Xilinx提供的Chip Scope工具，对设计进行在线逻辑分析可以较好地解决上述矛盾。其主要功能是通过JTAG口，在线、实时地读出FPGA的内部信号。基本原理是利用FPGA中未使用的Block RAM，根据用户设定的触发条件将信号实时地保存到这些BlockRAM中，然后通过JTAG口传送到计算机，最后在计算机屏幕上显示出时序波形。任何仿真或验证步骤出现问题，就需要根据错误的定位返回到相应的步骤更改或者重新设计。